Vivado2019配置MOdelSim当需要在赛灵思Vivado中进行第三方RTL级别仿真时，可以使用modelsim进行但是首先需要进行编译，并进行配置设置所有项目通用的MODELSIM配置，参照如下设置，参看图首先，win11下建立系统环境变量MODELSIM其值为编译后modelsim.ini文件所在位置然后，打开tools菜单下的setting。
在HLS端，要将进行硬件加速的软件算法转换为RTL级电路，生成便于嵌入式使用的axi控制端口，进行数据的传输和模块的控制。HLS可以将算法直接映射为RTL电路，实现了高层次综合。vivadoHLS可以实现直接使用C，C++以及SystemC语言对Xilinx的FPGA器件进行编程。用户无需手动创建RTL，通过高层次综合生成HDL级的IP核，从而加速IP创建。1、vivado安装教程vivado安装如下：首先下载vivadowebpackinstaller,目前最新版本为2019.1。开始安装，可以选择VIvadoHLWebpack版本点击next继续安装。接下来的一步可以使用默认选项继续安装，但是这样占用的存储空间比较大。也可以使用如用所示的最小安装方式。接下来就是比较漫长的安装过程了。你可以先做其他事情，等会再来瞅一下。
一个典型的设计流程包括创建model，创建用户约束文件，创建Vivado项目，导入已创建的model，编译约束文件，选择性调试运行时的行为仿真，综合你的design，实现design，生成bitstream文件，最后将bitstream文件下载到硬件中，并确认硬件能否正确的实现功能。读者即将学习的设计流程将基于Artix7芯片的Basys3基板和Nexys4DDR基板。
2、为什么我在vivado生成不了ddr3ip核如果你的系统是Win7那应该没问题，但如果是Win8、Win10的话，新建工程后例化MIG核的时候会报一个类似这样的错误：“FailedtogenerateIP***.FailedtogenerateCustomUIoutputs:”。我在Win10上遇到过这个问题，暂时无解，只能理解为Vivado有bug或者Win7之后的Windows兼容性不好。